Устройство цифровых СТВ приемников DRS 8300 и GS 8300 M/N (часть 2)Продолжение. Начало в Р&С № 10, 2017 г.
Конструкция ресиверов и принципиальная электрическая схема
Все электронные компоненты ресиверов размещены на пяти печатных платах: основной, коре-модуля, карт-ридера, индикации и блока питания. Принципиальная электрическая схема основной платы RedManul05Q_r0.01 показана на рис. 5.
Рис. 5. Фрагмент принципиальной электрической схемы основной платы RedManul05Q_r0.01 (1/2)
Сигнал ПЧ с внешнего конвертора подается через входной F-разъем на вход усилителя на СВЧ транзисторе VT1, компенсирующего затухание сигнала в кабеле снижения. На выходе компенсатора установлен детектор первой петли АРУ. Схема АРУ управляет регулируемым входным усилителем РЧ преобразователя DD3 и управляемым аттенюатором VD6 VT10 .
Напряжения питания/переключения поляризации конвертеров, сигналы переключения принимаемых поддиапазонов и сигналы системы DISEqC, инжектируемые в кабель снижения, формируются линейным стабилизатором DA1. Они подаются на F-разъем через ФНЧ на микрополосковых линиях L1, L3, L4 и конденсаторах С53 (не установлен), С55, С56.
Далее сигнал через полосовой фильтр подается на вход РЧ преобразователя с нулевой ПЧ на ИМС DD3 STV6110A. С выхода ИМС STV6110A дифференциальные сигналы I и Q и сигнал тактовой частоты поступают на ИМС DVB-S/S2-демодулятор DD4 STV0903BAC, преобразующий их в сигнал TS.
Ядро DD4 питается напряжением +1 В, АЦП — напряжением +2,5 В, а периферийные устройства — напряжением +3,3 В. Первым на ИМС подается напряжение +1 В, а затем +2,5 и +3,3 В. Снимаются питающие напряжения в обратной последовательности. Напряжение питания ядра +1 В формируется из напряжения +3,3 В с помощью DC/DC-преобразователя DA5 AX3514A фирмы AXElite.
Напряжение питания внешнего конвертора (соответствующее поляризации приема) формируется узлом на дискретных элементах VT4-VT6 и линейным стабилизатором DA1 (рис. 5). Этот узел контролируется процессором в составе декодера DD1 по двум линиям: разрешение подачи напряжения питания LNB_EN (управляет ключом VT4, VT5), выбор поляризации LNB_POL (управляет ключом на транзисторе VT6). Состояние этих линий фиксируется процессором в регистре-защелке DD5. В этом же регистре фиксируются сигналы включения внутренней динамической головки для воспроизведения звукового сопровождения и сигнала сброса коре-модуля. При превышении внешним конвертором потребляемого тока и коротком замыкании в кабеле снижения напряжение на резистивном делителе R77 R80 уменьшается, процессор считывает состояние аварии в соединении и выдает соответствующее сообщение на экране ТВ.
Рис. 6. Фрагмент принципиальной электрической схемы входных узлов и цепей питания DD4 основной платы RedManul05Q_r0.04
Сигнал для переключения поддиапазонов приема частотой 22 кГц и сигналы протокола DiSEqC, формируемые QPSK-демодулятором в составе NIM-модуля, инжектируются в кабель снижения по цепи R79 C97. РЧ преобразователь и DVB-S/DVB-S2-демодулятор управляются процессором DD1 по сепаратной шине I2C.
Сигнал TS в стандартах MPEG-2/4 с выхода демодулятора DD4 через ограничивающие резисторные сборки R27, R33 и R36 поступает на коре-модуль, который устанавливается в разъем XS4. Коре-модуль работает по принципу CAM-модулей в режиме „клиент-сервер». При этом он использует ресурсы основного процессора в составе DD1.
Дескремблированный и транскодированный TS-поток передается с выхода коре-модуля на вход TS-роутера в составе декодера DD1 при приеме кодированных программ, либо непосредственно роутером ИМС NP4+ в составе коре-модуля с выхода демодулятора DD4 на TS-роутер DD1 при приеме FTA-каналов или каналов, кодированных в стандарте MPEG-2.
Ресиверы управляются с помощью 32-разрядного микроконтроллера ST20, являющегося ядром ИМС DD1. Ее EMI-интерфейс поддерживает интерфейс параллельной Flash-памяти. Управляющее ПО записано во Flash-памяти DS2 типа M29W320DT объемом 32 Мбита. Модификация управляющего ПО ресиверов возможна с помощью интерфейса RS-232. При этом модификация загрузчика (Boot-секторов) не производится. Сопряжение уровней интерфейса RS-232 и портов ввода/вывода DD1 осуществляется узлом на транзисторах VT2, VT3 (рис. 5).
Для полной перезаписи содержимого Flash-памяти DS2 служит JTAG-интерфейс, сигналы которого выведены на 20-контактный разъем XP1 (заводом-изготовителем на плате не устанавливался).
К 16-разрядному SMI-интерфейсу декодера DD1 подключена ИМС динамического ОЗУ (SDR SDRAM) DS1 типа K4S561632J-UC60 (может применяться K4S561632N-LC60) объемом 64 Мбита. Она совместно используется MPEG-2-декодером, управляющим процессором и цифровым DENC-кодером в составе DD1.
Полное содержание статьи доступно только в печатном варианте. Вы можете приобрести свежие номера Р&С или оформить подписку в редакции. | 
